Consejo Superior de Investigaciones Científicas · Universidad de Sevilla
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La financiación de las actividades de investigación desarrolladas en el IMSE-CNM procede en su mayor parte de la participación en convocatorias competitivas. Estas actividades se ejecutan a través de acuerdos, proyectos y contratos con organismos públicos nacionales e internacionales, así como con empresas y organizaciones de ámbito privado.


Proyectos en vigor o ejecutados recientemente
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TOGETHER
Dispositivos, circuitos y arquitecturas fiables y de bajo consumo para IoT
IP: Francisco V. Fernández Fernández / Rafael Castro López
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Tipo: Proyecto de investigación
Referencia: TEC2016-75151-C3-3-R
Financia: Ministerio de Economía, Industria y Competitividad
Fecha de inicio: 30/12/2016
Fecha de fin: 29/12/2019
Total concedido: 240.911,00 €
Resumen: El paradigma de "Internet of Things" (IoT) revolucionará el mundo que nos rodea mediante la integración de la micro/nanoelectrónica en objetos de uso cotidiano conectados a Internet y, por tanto, accesibles desde cualquier punto. La implementación de esta visión requiere numerosos avances tecnológicos, a fin de conseguir dispositivos que sean fiables, de bajo coste y con muy bajo consumo de energía. Estos avances precisan una aproximación multinivel que abarque los niveles de dispositivo, circuito y arquitectura. En consecuencia, se requiere la colaboración de diversos grupos con experiencia investigadora complementaria para aprovechar las prestaciones que las nuevas estructuras y dispositivos electrónicos pueden ofrecer en circuitos y arquitecturas que cumplan los estrictos requerimientos del paradigma IoT. En base a esta premisa, investigadores de fiabilidad de dispositivos (UAB) y de diseño de circuitos analógicos y digitales (IMSE y UPC) trabajarán juntos en este proyecto con el objetivo de diseñar circuitos y sistemas de bajo consumo y tolerantes a variabilidad.
Este objetivo general se concreta en varias líneas de trabajo. A nivel de dispositivo, se trabajará en la caracterización estadística y multiescala de la variabilidad en dispositivos CMOS avanzados, con la finalidad de desarrollar modelos compactos de dispositivos en los que se apoyará el diseño de circuitos mediante el desarrollo de una herramienta de simulación adecuada. Asimismo, se estudiarán dispositivos emergentes (como memristores y dispositivos con grafeno) para evaluar su idoneidad como componentes en los circuitos y sistemas para IoT. A nivel de circuito y sistema, se trabajará en metodologías de diseño y diseño de circuitos AMS/RF y digitales con énfasis en la tolerancia a la variabilidad y en el consumo de energía. En cuanto a la variabilidad, su impacto se va a reducir, por un lado, utilizando las grandes posibilidades que ofrece la gestión de la tensión de substrato de la tecnología FDSOI (característica que también se explotará para circuitos RF desde un punto de vista funcional) y, por otro, desarrollando metodologías de diseño que consideren y reduzcan la variabilidad en circuitos y sistemas AMS/RF. Adicionalmente, se va a explotar la variabilidad en dispositivos CMOS y memristivos para la implementación de primitivas criptográficas. Desde el punto de vista de bajo consumo, se van a desarrollar metodologías jerárquicas de diseño automatizado de circuitos AMS/RF eficientes en energía. Asimismo, se diseñarán circuitos AMS/RF y digitales con consumo ultra-bajo de energía y se estudiarán estrategias no convencionales de sistemas de cómputo y arquitecturas non-von Neumann. Finalmente, se van a investigar y proponer nuevas arquitecturas de circuitos para computación basados en dispositivos emergentes (memristores), tanto en su combinación con FETs convencionales, como en arquitecturas neuromórficas. Las innovaciones propuestas en el proyecto en las áreas de dispositivos, técnicas de diseño, circuitos y arquitecturas fiables y de consumo extremadamente bajo proporcionarán una ventaja competitiva en numerosas aplicaciones y mercados, lo que respalda la relevancia del proyecto desde los puntos de vista social, industrial y económico. Este hecho, junto con la experiencia del consorcio, anticipa publicaciones y transferencia de resultados.

IPANEMA
Sistema integrado para neuroestimulación óptica con matriz de sensores bioeléctricos
IP: Manuel Delgado Restituto
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Tipo: Proyecto de investigación
Referencia: TEC2016-80923-P
Financia: Ministerio de Economía, Industria y Competitividad
Fecha de inicio: 30/12/2016
Fecha de fin: 29/12/2019
Total concedido: 145.200,00 €
Resumen: El propósito de este Proyecto es proporcionar las tecnologías microelectrónicas necesarias para la miniaturización e integración de un sistema inteligente de estimulación neuronal basado en optogenética que sirva de vehículo experimental para el desarrollo de nuevos procedimientos en el campo de la neurobiología y, en última instancia, para la concepción de nuevas neuroprótesis, más focal izadas y seguras para el tratamiento de diferentes patologías del sistema nervioso (déficits sensoriales, desordenes cerebrales, dolor crónico, etc). Dentro de este marco, nuestro objetivo se centrará en la implementación fiable y eficiente de un mecanismo en lazo cerrado que, basado en el registro de la actividad eléctrica de las células fotoestimuladas, permita una actuación eficaz y no lesiva utilizando técnicas optogenéticas. Este procedimiento de retroalimentación en tiempo real facilitará la adaptación del sistema a los posibles cambios plásticos del tejido nervioso y, por tanto, abrirá las puertas para la implementación de neuroprótesis de gran robustez y durabilidad, además de ajustables a cada paciente durante su periodo de uso.
El sistema a desarrollar será escalable y reconfigurable con el número de electrodos de captura electrofisiológica y de fuentes de estimulación óptica (se trata, pues de un sistema de control MIMO) y permitirá, bien la activación directa de fuentes LEOs ligadas a la sonda o bien, el control sobre una fuente luminosa externa a través de una pasarela de datos. En el primero de los casos, las fuentes LEOs podrán estar bien en contacto directo con el tejido (micro LEOs encastrados en la sonda) o bien usarán fibras ópticas como soporte de la estimulación. Para simplificar la interacción con el sistema, la transferencia de datos hacia/desde el dispositivo completo de estimulación y registro se hará de forma inalámbrica.
De acuerdo con el concepto a desarrollar en el Proyecto, la implementación del sistema comportará la realización de dos Circuitos Integrados de Aplicación Específica (ASICs) y el empleo de algunos componentes comerciales (esencialmente, un microcontrolador para la supervisión del lazo de retroalimentación y un transceptor inalámbrico de ultra-bajo consumo, que pueden estar integrados en un solo chip). Un primer ASIC, denominado ASIC de estimulación, integrará la circuitería de estimulación óptica, mientras que un segundo ASIC, denominado ASIC de adquisición, integrará toda la circuitería de registro, procesado y comunicaciones, así como su propia unidad de gestión de potencia. Se opta por esta solución multi-chip en lugar de una única integración monolítica, con objeto de aumentar la fiabilidad del sistema, reducir la posibilidad de fallos y mejorar las prestaciones de la etapa de adquisición de actividad neuronal que, de otra forma, se vería afectada por las conmutaciones en la circuitería de estimulación.
Los ASICs serán fabricados en una tecnología CM OS de bajo coste de O.18um, y serán testados tanto individualmente como combinados en la plataforma final del sistema. La caracterización de los prototipos contemplará verificaciones de señal-mixta y ópticas, usando las premisas disponibles en nuestro laboratorio. Así mismo, se planificará la validación con mediciones in vitro e in vivo, a realizar en Institutos de Bioingeniería con los que el grupo solicitante mantiene acuerdos de colaboración.

INTERVALO
Integración y validación en laboratorio de contramedidas frente a ataques laterales en criptocircuitos microelectrónicos
IP: Antonio J. Acosta Jiménez / Carlos J. Jiménez Fernández
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Tipo: Proyecto de investigación
Referencia: TEC2016-80549-R
Financia: Ministerio de Economía, Industria y Competitividad
Fecha de inicio: 30/12/2016
Fecha de fin: 29/12/2019
Total concedido: 104.544,00 €
Resumen: La seguridad y privacidad en la información es un derecho inviolable de las personas e instituciones, por lo que tiene un decidido carácter estratégico en nuestra sociedad. Existen hoy en día gran cantidad de dispositivos electrónicos en los que la seguridad es un requisito indispensable para lo que hacen uso de la criptografía como mecanismo para garantizar la seguridad, confidencialidad e inviolabilidad de los datos privados. Estos sistemas electrónicos seguros incorporan en muchos casos dispositivos criptográficos que implementan algoritmos matemáticamente seguros, que teóricamente no revelan la información almacenada. Sin embargo, estos dispositivos pueden llegar a revelar cierta información debido a su implementación física, mediante el empleo de ataques laterales por terceras personas con fin malicioso. Es por tanto de la máxima relevancia cuidar especialmente la implementación física de los dispositivos criptográficos, para minimizar la posibilidad de pérdida de información mediante estos ataques. Así, las implementaciones hardware de algoritmos criptográficos, requieren tanto la correcta realización funcional de los algoritmos, adecuados a cada aplicación, como de mecanismos de seguridad para disminuir su vulnerabilidad frente a ataques. La mayoría de las aplicaciones seguras portables (llaves RFiD, memorias USB, smart-cards, etc.) usan criptografía simétrica que debe ser integrada con hardware de muy bajo consumo (soluciones criptográfícas ligthweight), lo que sin duda será un requisito exigido en futuros escenarios de Internet de las Cosas. En este proyecto se pretenden obtener bibliotecas de contramedidas para ser incluidas en implementaciones hardware (ASICs) de altas prestaciones en tecnologías CMOS nanométricas, que den solución a los problemas de (des)cifrado seguro en aplicaciones portables, de forma que aumenten enormemente su resistencia a ataques laterales. Se plantearán contramedidas a diferentes niveles de abstracción, desde arquitecturales a layout, susceptibles de ser empleadas en cualquier cifrador de flujo o de bloque para operación en cualquier aplicación, Se considerarán diversas estrategias de ataques pasivos basados en el consumo de potencia (DPA), emisión electromagnética (DEMA), y ataques activos no invasivos basados en inyección de fallos (señal de reloj, alimentación, temperatura) e invasivos (fuente de luz o láser pulsado). Se realizarán implementaciones hardware (ASICs) optimizadas, tanto desde el punto de vista de diseño VLSI (área, frecuencia y consumo de potencia) como seguras frente ataques laterales. El principal objetivo será optimizar las prestaciones de los sistemas, consiguiendo aumentos de seguridad sin perjudicar las prestaciones del circuito. La medida de vulnerabilidad, tanto experimental como por simulación, será esencial para cualificar las contramedidas y el hardware diseñado.
Los tres objetivos primarios del Proyecto son:
Crear mecanismos experimentales automatizados para el análisis de vulnerabilidad de implementaciones hardware de circuitos cifradores y su aplicación sobre implementaciones reales.
Proponer, diseñar y testar contramedidas hardware para distintos medios por los que puede ser atacado un criptocircuito, disminuyendo su vulnerabilidad.
Diseñar, fabricar y testar un ASIC que incluya cifradores con las contramedidas propuestas e integración del ASIC en un sistema compatible con IoT para evaluar la mejora en seguridad e implantación en sistemas real.

MINES-SVM
Microelectrónica para Instrumentación Espacial: ASIC del Sensor de Viento de MEDA
IP: Servando Espejo Meana
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Tipo: Proyecto de investigación
Referencia: ESP2016-79612-C3-3-R
Financia: Ministerio de Economía, Industria y Competitividad
Fecha de inicio: 30/12/2016
Fecha de fin: 29/12/2018
Total concedido: 266.200,00 €
Resumen: El subproyecto MINES-SVM tiene objetivos específicos muy concretos, dentro del proyecto coordinado M3EC, relacionados con el desarrollo del ASIC de señal mixta necesario para el sensor de viento de MEDA, que se embarcará en la misión Mars2020 de NASA. Actualmente, abril de 2016, existe un prototipo operativo en fase avanzada de testado funcional, como resultado de proyectos y contratos anteriores, que podría satisfacer las especificaciones y necesidades del instrumento. La tecnología empleada para el diseño y fabricación del ASIC es CMOS estándar, de 0,35 micrómetros. Dicha tecnología fue caracterizada previamente para su uso espacial por el equipo de investigación, también en el marco de proyectos anteriores.
El ASIC de MEDA realiza funciones de "front-end" analógico para sensores de temperatura basados en resistencias de platino y termopilas, y lazos sigma-delta de control térmico y medida de potencia. Esto incluye la adaptación de señal y posterior conversión a digital, así como la configuración y comunicación de los datos mediante una entrefase digital estándar. El diseño hace uso de técnicas de endurecimiento por diseño frente a la radiación (RHBD), incluyendo redundancias funcionales y técnicas de layout específicas.
En este marco, el primero de los objetivos de MINES-SVM es terminar el testado y la validación para uso espacial de este ASIC. Esto incluye la terminación de las pruebas eléctricas funcionales, así como pruebas de resistencia a radiación y de comportamiento a bajas y altas temperaturas.
El ASIC debe ser refabricado para conseguir el número mínimo de muestras necesario para el proceso formal de "screening" asociado con su uso espacial. Aprovechando esta refabricación, y en función de los resultados del testado funcional y las pruebas de resistencia a radiación y a bajas temperaturas, podrán introducirse refinamientos menores en el diseño. En cualquier caso, la versión final del ASIC deberá ser cualificada para su uso espacial, con su encapsulado definitivo, siguiendo procesos formales a cargo de agentes externos. Para ello, será necesario diseñar diversos sistemas de testado para las pruebas funcionales de validación eléctrica, para las de resistencia a la radiación (tanto TID como SEEs), de bajas temperaturas, y las pruebas de vida del ASIC. El segundo objetivo de MINES-SVM es la integración del ASIC en los módulos de ingeniería y de vuelo del sensor de viento, y la calibración del sistema de medida completo. Igualmente, será necesario integrar el sensor de viento en el rover completo, atendiendo a posibles efectos en la calibración del instrumento.
Como resultado principal, el disponer de un ASIC de estas características, validado para espacio, supondrá una ventaja competitiva evidente para futuras misiones y diseños similares.
Como resultado colateral, el subproyecto consolidará la capacidad de diseño microelectrónico para espacio a nivel nacional. Las tecnologías involucradas son identificadas como críticas a nivel europeo, y engloban a la microelectrónica, electrónica discreta, materiales avanzados de encapsulado y mitigación de los efectos de la radiación en los sistemas electrónicos. En resumen, el objetivo de fondo es generar en el ámbito nacional una serie de recursos maduros y de altas prestaciones que permitan desarrollar instrumentos espaciales demandados por la comunidad científica nacional e internacional, o en otros ámbitos tradicionalmente ligados al espacio como los de Seguridad y Defensa.

ASIC-SIS
ASIC para sensores de irradiancia solar compactos
IP: Diego Vázquez García de la Vega
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Tipo: Proyecto de investigación
Referencia: ESP2016-80320-C2-2-R
Financia: Ministerio de Economía, Industria y Competitividad
Fecha de inicio: 30/12/2016
Fecha de fin: 29/12/2018
Total concedido: 169.400,00 €
Resumen: Este proyecto (ASIC-SIS) supone una importantísima actividad tecnológica de desarrollo de ASICs de señal mixta para aplicaciones espaciales, y más concretamente, en la superficie de Marte. Esta actividad fue comenzada en 2008 en el marco de la misión MetNet y dio como resultado la creación de un grupo en el Instituto de Microelectrónica de Sevilla/Universidad de Sevilla que con el tiempo se ha especializado en este tipo de diseños. Gracias a este esfuerzo, ha sido posible dar respuesta, por ejemplo, a la necesidad surgida en el marco de la citada estación MEDA, para acondicionar la señal de sus sensores de viento.
Cabe destacar que el desarrollo de ASICs de señal mixta para uso espacial, está identificado en H2020 como una línea estratégica para Europa y la no dependencia. Este proyecto pretende seguir esta línea, desarrollando un ASIC que dé servicio a futuros y aún más compactos SIS, sensor presente ya en 4 misiones (MetNet, EXM'16, EXM'18 y Mars2020), lo que da idea de su claro interés recursivo en misiones en superficie. Con ello, este proyecto persigue compactarlo al máximo y dotarlo de valores añadidos como fiabilidad y reusabilidad, así como incrementar su potencial científico para convertirlo en un sensor de referencia a nivel internacional para cualquier futura misión.
El proyecto contempla pues el desarrollo de ASICs CMOS de señal mixta para un SIS avanzado pasando por todas sus fases: definición de especificaciones, síntesis a distintos niveles (arquitectural, bloques de circuito, dispositivos, etc.), fabricación, validación, cualificación, etc. Todo este desarrollo se llevará a cabo en colaboración estrecha con eI INTA, que dará soporte a la cuestiones de especificaciones y validaciones intermedias para terminar liderando la validación funcional de un prototipo de SIS compacto (en este caso, con soporte de la US).

COGNET
Sistema de vision cognitiva por eventos. Extension a audio con fusion sensorial
IP: Teresa Serrano Gotarredona
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Tipo: Proyecto de investigación
Referencia: TEC2015-63884-C2-1-P
Financia: Ministerio de Economía y Competitividad
Fecha de inicio: 01/01/2016
Fecha de fin: 31/12/2019
Total concedido: 197.956,00 €
Resumen: El objetivo global de COGNET es avanzar en el estado de desarrollo tecnológico y teórico de los sistemas de sensado y procesamiento basados en eventos y demostrar su validez para resolver problemas prácticos de forma más eficiente que con tecnologías convencionales. En concreto,  en el proyecto COGNET abordaremos los sistemas de sensado de visión y audición  basados en eventos, los sistemas de reconocimiento de información visual y auditiva basados en eventos y su entrenamiento off-line y on-line, y la combinación de la información visual y auditiva para realizar tareas de reconocimiento multisensorial en tiempo real.  En COGNET,  pretendemos demostrar la superioridad de la tecnología basada en eventos en dos casos prácticos. El primero es la detección de obstáculos en pocos milisegundos para un vehículo circulando a alta velocidad basada en visión binocular, y el segundo es el reconocimiento de habla con guiado visual en un entorno ruidoso.

ID-EO
Diseño de hardware cripto-biométrico para cifrado y autenticación de video
IP: Piedad Brox Jiménez / Iluminada Baturone Castillo web
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Tipo: Proyecto de investigación
Referencia: TEC2014-57971-R
Financia: Ministerio de Economía y Competitividad
Fecha de inicio: 01/01/2015
Fecha de fin: 31/12/2018
Total concedido: 187.550,00 €
Resumen: Puesto que cada vez más los individuos y dispositivos (portátiles, tablets, smartphones, cámaras, etc.) están interconectados a través de redes de uso público, es primordial garantizar que la información intercambiada (muchas veces multimedia) procede realmente de los individuos y dispositivos que deben generarla, almacenarla o procesarla. La generación de claves criptográficas a partir de la naturaleza intrínseca de dispositivos o individuos no sólo permite asegurar sus identidades digitales cuando acceden o proporcionan una información sino también hacer uso de técnicas de cifrado y autenticación de la información intercambiada que las vinculan a esas identidades difícilmente suplantables.
Puesto que un sistema criptográfico es tan seguro como lo sea su clave, existe un creciente interés por aumentar la seguridad de las claves criptográficas mediante el uso de hardware específico, en vez de sólo contar con soluciones software. Por eso en el Proyecto ID-EO se diseñarán módulos hardware digitales (cripto-módulos) que no almacenarán claves sino que las generarán cuando sean necesarias, siempre que participe el dispositivo o individuo auténtico para generarlas. Además serán capaces de generar identificadores y números verdaderamente aleatorios. Los módulos ofrecerán diversificación porque podrán generar claves diferentes a partir de la misma identidad. También ofrecerán revocabilidad porque si una clave es comprometida, se generará otra nueva en un nuevo proceso de registro.
El diseño de cripto-módulos capaces de ofrecer esa funcionalidad encontraría un abanico de aplicaciones muy amplio. En particular, encontrarían un nicho de aplicación natural en sistemas empotrados de visión porque los configurarían como 'cadenas de confianza', asegurando la autenticidad del propio sistema así como la confidencialidad, privacidad e integridad del vídeo captado y procesado por el sistema. Hoy en día la proliferación de las tecnologías web y las comunicaciones ha creado un entorno en el que se cuestiona la seguridad de las imágenes y vídeos que se transmiten o almacenan en canales abiertos. Por eso en el Proyecto ID-EO se diseñarán sistemas empotrados de visión de plena confianza, capaces de cifrado selectivo y de autenticación de vídeo en tiempo real y con un coste reducido en consumo de recursos y potencia.

iCAVEATS
Integración de componentes y arquitecturas para la visión embebida en aplicaciones de transporte y seguridad
IP: Ricardo Carmona Galán web
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Tipo: Proyecto de investigación
Referencia: TEC2015-66878-C3-1-R
Financia: Ministerio de Economía y Competitividad
Fecha de inicio: 01/01/2016
Fecha de fin: 31/12/2018
Total concedido: 197.714,00 €
Resumen: Este proyecto tiene como intención capitalizar el conocimiento previo de nuestros grupos de investigación mediante el desarrollo de una librería de componentes y arquitecturas en hardware compatibles con un determinado esquema de implementación de sistemas de visión integrados, de propósito general y con bajo consumo de potencia. En esta librería incorporaremos bloques de procesamiento a bajo y medio nivel, nuevas capacidades sensoras como el conteo de fotones o la estimación directa e indirecta del tiempo de vuelo, y aspectos de sistema como la gestión de la energía y la interfaz con otros chips de procesamiento digital de señal. Exploraremos alternativas tecnológicas que permitan una implementación eficiente de las funciones definidas en el estándar OpenVX, de modo que resulten transparentes al desarrollador de aplicaciones y al programador de algoritmos de visión artificial.
Para demostrar la utilidad de esta metodología vamos a construir un sistema de visión en un único chip para aplicaciones de transporte y seguridad, y desarrollaremos entornos de demostración que nos permitan exponer el potencial de esta aproximación a la visión embebida.

n-PATETIC
Nuevos paradigmas para el test de circuitos integrados de señal mixta
IP: Adoración Rueda Rueda
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Tipo: Proyecto de investigación
Referencia: TEC2015-68448-R
Financia: Ministerio de Economía y Competitividad
Fecha de inicio: 01/01/2016
Fecha de fin: 31/12/2018
Total concedido: 196.020,00 €
Resumen: Este proyecto pretende el desarrollo de soluciones de test de bajo coste, fiables y verificables para circuitos analógicos, de señal mixta y de radio-frecuencia (AMS-RF). Capitalizando el conocimiento del diseñador experto sobre los procesos de diseño de dichos circuitos y sobre las limitaciones de las técnicas de test desarrolladas hasta hoy, pretendemos buscar nuevos paradigmas de test que permitan abandonar con seguridad los métodos de test funcionales completos tradicionales. Pretende así contribuir a la disminución del coste de test que representa hoy en día cerca de la mitad del coste de fabricación de un circuito complejo. Nos centraremos en métodos funcionales alternativos y en métodos de test indirectos. Los primeros medirán parámetros funcionales pero con técnicas menos costosas que las estándares, relajando así los requerimientos de los equipos de test. Los segundos, estarían orientados a la detección de defectos, y parten de la base de considerar que el circuito es correcto por construcción y lo que se busca con el test son indicios de su posible degradación. Este puede ser un cambio paradigmático de consecuencias muy relevantes en los productos electrónicos actuales; si el proyecto da los frutos esperados, esta metodología podría tener un impacto similar en los circuitos AMS-RF al que tuvo la introducción del Boundary-Scan en los circuitos digitales.
Dado que es extremadamente complejo validar de manera fiable una técnica de test antes de la fabricación en masa de los circuitos, pretendemos también en este proyecto abordar la problemática de la verificación del test, desarrollando modelos de comportamiento orientados a facilitar dicha verificación de forma rápida y eficiente.
En este contexto el proyecto pretende abordar tres objetivos generales:
1. Capitalizar la información del proceso de diseño y verificación de circuitos AMS-RF, generando una documentación y/o modelado al servicio del desarrollo de los nuevos paradigmas de test que representen mejoras significativas al compromiso calidad/test. Se trata de explorar cómo podemos formalizar y sistematizar lo que conocemos del circuito para elaborar test robustos y fiables.
2. Desarrollar soluciones de test fiables y verificables para dichos circuitos. El cambio de un paradigma de test funcional, en el que se miden las prestaciones de los circuitos para compararlas con sus especificaciones mediante procesos estándares, a un paradigma de test indirecto, en el que la decisión de aceptar o rechazar un circuito se toma en base a las desviaciones de algunas firmas, encierra un potencial de reducción de coste considerable.
3. Explorar y desarrollar metodologías sistemáticas para test funcionales de bajo coste no sólo para la validación de productos en la fase post-fabricación, sino también con vista a su aplicación en esquemas BIST para un test on-line.
Como vehículos para la prueba de concepto usaremos prioritariamente prototipos CMOS ya realizados por el equipo solicitante, en concreto, convertidores Analógico-Digitales (ADC) de altas prestaciones (> 12bits y hasta 100MS/s) y bloques constitutivos de front-ends RF para transceptores inalámbricos. Algunos de estos diseños tendrán que ser adaptados para la incorporación de circuitería adicional que facilite la accesibilidad a ciertas señales, así como para la implementación de las técnicas DfT o BIST derivadas de los nuevos paradigmas de test desarrollados.

INFRAESTRUCTURAS Y EQUIPAMIENTO CIENTÍFICO-TÉCNICO
Equipamiento de medida y test de circuitos integrados en el Instituto de Microelectrónica de Sevilla
IP: Adoración Rueda Rueda
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Tipo: Infraestructura
Referencia: UNSE15-CE-3191
Financia: Ministerio de Economía y Competitividad
Fecha de inicio: 01/01/2016
Fecha de fin: 31/12/2017
Total concedido: 163.092,00 €
Resumen: El objetivo de esta solicitud es la adquisición de diferentes equipos de medida y test para completar y renovar el equipamiento actualmente disponible en los laboratorios del Instituto de Microelectrónica de Sevilla (IMSE-CNM), con el doble propósito de fortalecer su posición como centro de referencia en actividades de diseño de circuitos integrados y afrontar con mayores garantías el reto que plantea su participación en numerosos proyectos y contratos de investigación.
Las actuaciones previstas persiguen un doble objetivo. Por una parte, complementar el equipamiento disponible en el Instituto con nuevo instrumental que proporcione prestaciones mejoradas acordes con las necesidades que plantean las actividades de I+D+I actualmente en curso, a la vez que sitúe a los grupos de investigación del centro en posición de abordar retos más exigentes en el futuro. Concretamente, se incorporarán cuatro nuevos osciloscopios con ancho de banda entre 350 y 500MHz, un analizador lógico de 48 canales de generación de patrones y 68 canales de adquisición a 250MHz, y dos analizadores de señal de DC de alta resolución.
Por otra parte, en relación con la línea de diseño de dispositivos y sistemas optoelectrónicos y con idea de afrontar los retos que se plantean a la hora de la caracterización de la nueva generación de sensores de luz (no específicamente restringida a la visible) se incorporará un nuevo sistema de caracterización que permita incrementar la potencia del haz de luz y el rango de longitud de onda.
Las mejoras en las facilidades de test del IMSE-CNM como consecuencia de la ejecución de esta acción reforzarán de forma notable la calidad y diversidad de los equipos y prestaciones incluidos en la Carta de Servicios ofrecida por el Instituto e incrementarán el número de potenciales usuarios pertenecientes a grupos de investigación de organismos públicos y privados en el área de la Microelectrónica.

SENIAC
Seguridad en dispositivos interconectados mediante inyección de algoritmos de autenticación y cifrado
IP: Iluminada Baturone Castillo web
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Tipo: Proyecto de investigación
Referencia: RTC-2014-2932-8
Financia: Ministerio de Economía y Competitividad
Fecha de inicio: 01/10/2014
Fecha de fin: 31/03/2017
Total concedido: 77.809,64 €
Resumen: El objetivo global de este proyecto es conseguir que los dispositivos distribuidos en la red formen una cadena de confianza que garantice la confidencialidad, integridad, autenticidad de la información y no repudio, mediante la inyección segura de software que proporcione métodos de cifrado y de autenticación suficientemente robustos.
Se propone por tanto el desarrollo de una plataforma software altamente segura que, una vez inyectada en los dispositivos mediante reprogramación de su firmware, les proporcionará técnicas criptográficas y de identificación física, garantizándose por construcción la muy difícil suplantación del dispositivo.

INFRAESTRUCTURAS Y EQUIPAMIENTO CIENTÍFICO-TÉCNICO
Mejora y actualización de equipos para el laboratorio de diseño de circuitos integrados del Instituto de Microelectrónica de Sevilla
IP: Santiago Sánchez Solano
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Tipo: Infraestructura
Referencia: CSIC15-CE-3118
Financia: Ministerio de Economía y Competitividad
Fecha de inicio: 01/01/2016
Fecha de fin: 31/12/2017
Total concedido: 196.230,48 €
Resumen: El objetivo de este proyecto es la adquisición e instalación de los sistemas necesarios para actualizar y reforzar la infraestructura informática del Laboratorio de Diseño de Circuitos Integrados del Instituto de Microelectrónica de Sevilla (IMSE-CNM). Dicho laboratorio agrupa al conjunto de equipos de cálculo, sistemas de almacenamiento, herramientas de diseño y kits de tecnologías de fabricación que soportan las diferentes etapas de diseño de los circuitos integrados que se llevan a cabo en el centro.
Las actuaciones previstas van encaminadas a conseguir tres objetivos básicos:
- Incrementar la potencia de cálculo disponible, con idea de poder hacer frente al uso exhaustivo de las distintas herramientas de CAD que surge como consecuencia del aumento de la densidad de integración y la reducción de las tensiones de polarización y las dimensiones mínimas de los dispositivos en las actuales tecnologías de fabricación de circuitos integrados.
- Mejorar el sistema de almacenamiento de datos, tanto en capacidad como en velocidad, para posibilitar el diseño de sistemas de mayor complejidad y evitar que la tasa de transferencia de datos suponga un cuello de botella en el proceso de cómputo y generación de resultados.
- Remodelar y reforzar el sistema de enfriamiento de la sala de sistemas del instituto, con idea de proporcionar las condiciones de operación adecuadas para los distintos sistemas.
La infraestructura del Laboratorio de Diseño de Circuitos Integrados resulta básica para el desarrollo de las distintas actividades de diseño de circuitos y sistemas microelectrónicos que llevan a cabo los diferentes grupos de investigación del Instituto. La alta cualificación de su personal y la experiencia acumulada, así como el equipamiento científico-tecnológico con que cuenta, han permitido al IMSE-CNM alcanzar una posición de referencia en Europa respaldada por los resultados obtenidos en la ejecución de numerosos proyectos y contratos de investigación.

KIT-LTCC
Desarrollo de kit de diseño de tecnología cerámica LTCC: modelado, simulación y fabricación de componentes y circuitos, y metodología de diseño
IP: Elisenda Roca Moreno
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Tipo: Proyecto de investigación
Referencia: RTC-2014-2426-7
Financia: Ministerio de Economía y Competitividad
Fecha de inicio: 01/09/2014
Fecha de fin: 31/01/2017
Total concedido: 47.205,44 €
Resumen: El objetivo principal del presente proyecto es el desarrollo de una metodología de diseño de sistemas electrónicos en tecnología LTCC que incorpore una librería provista de componentes 3D y bloques básicos para ser distribuido como Process Design Kit (PDK) a los usuarios potenciales de la tecnología. El proyecto está financiado dentro del Programa Estatal de Investigación, Desarrollo e Innovación Orientada a los Retos de la Sociedad, en el marco del Plan Estatal de Investigación Científica y Técnica y de Innovación 2013-2016, y en él participan la empresa FRANCISCO ALBERO S.A.U., el Grupo de Radiofrecuencia de la Universidad de Barcelona (FBG-UB) y el Instituto de Microelectrónica de Sevilla.


CESAR
Circuitos microelectrónicos seguros frente a ataques laterales
IP: Antonio J. Acosta Jiménez web
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Tipo: Proyecto de Investigación
Referencia: TEC2013-45523-R
Financia: Ministerio de Economía y Competitividad
Fecha de inicio: 01/01/2014
Fecha de fin: 31/12/2016
Total concedido: 144.474,00 €
Resumen: En este proyecto se pretenden obtener implementaciones hardware (ASICs) de altas prestaciones en tecnologías CMOS nanométricas, que den solución a los problemas de (des)cifrado seguro en aplicaciones portables. Dados los requerimientos de ultra bajo consumo y altas prestaciones de estas aplicaciones, se utilizarán cifradores de flujo para la (de)codificación segura de información, pues son los que ofrecen soluciones hardware eficaces con menor consumo de recursos y de potencia (soluciones criptográfícas ligthweight). Se analizarán las vulnerabilidades y se medirá la seguridad de los cifradores de flujo de mayor interés para implementaciones hardware (Trivium, Grain, Mickey), algo que sí se ha estudiado extensivamente para cifrado res de bloque. Se plantearán diversas estrategias de ataques pasivos basados en el consumo de potencia (DPA), ataques activos basados en inyección de fallos (señal de reloj, alimentación, temperatura y láser pulsado) y combinación de ambos. Se propondrán contra medidas a todos los niveles (arquitectural, de circuito y de layout) para contrarrestar estos ataques. Se realizarán implementaciones hardware (ASICs) optimizadas, tanto desde el punto de vista de diseño VLSI (área, frecuencia y consumo de potencia) como seguras frente ataques laterales. Considerar de forma combinada estos factores permitirá optimizar las prestaciones de los sistemas, consiguiendo aumentos de seguridad sin perjudicar las prestaciones del circuito.
Los tres objetivos primarios del Proyecto son:
- Explorar las vulnerabilidades de cifradores de flujo frente a ataques laterales activos y pasivos, sistematizando las metodologías de ataque para obtener una métrica efectiva de la seguridad.
- Desarrollar contra medidas a nivel arquitectural, de circuito y de layout, eficientes para dichos ataques, ya sea individuales o combinación de los mismos.
- Diseñar, fabricar y testar en tecnologías CMOS nanométricas demostradores ASIC que cubran todos los aspectos de (de)codificación segura y medir la seguridad de los mismos.

MARAGDA
Aproximación multinivel al diseño orientado a la fiabilidad de circuitos integrados analógicos y digitales
IP: Francisco V. Fernández Fernández web
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Tipo: Proyecto de Investigación
Referencia: TEC2013-45638-C3-3-R
Financia: Ministerio de Economía y Competitividad
Fecha de inicio: 01/01/2014
Fecha de fin: 31/12/2016
Total concedido: 268.257,00 €
Resumen: El proyecto MARAGDA se enmarca en el contexto tecnológico actual en el que la variabilidad de los dispositivos en las tecnologías CMOS modernas, con dimensiones de nanoescala, impone un serio cambio de paradigma en todos los aspectos relacionados con el diseño de circuitos integrados.
Los procesos de fabricación introducen heterogeneidades entre componentes de tipo estadístico, que se manifiestan como desviaciones aleatorias en sus características, incluso dentro de un mismo circuito integrado. De manera añadida, los elevados campos eléctricos y temperaturas en los dispositivos, resultado del agresivo escalado, causan una drástica amplificación de sus mecanismos de degradación o envejecimiento, que llevan a su vez a unas variaciones dependientes del tiempo. La combinación de ambos fenómenos, variabilidad y degradación, conducen a una negativa, aleatoria y progresiva deriva de las características eléctricas de los dispositivos, que causa a su vez una variabilidad paralela en circuitos y sistemas, impactando dramáticamente al rendimiento de fabricación, a sus prestaciones y fiabilidad, si se implementan bajo los principios convencionales del diseño de circuitos integrados.
Para reducir o evitar los efectos de la variabilidad se deben adoptar estrategias multicapa o multinivel (en el flujo de diseño), tal como se pauta en el ITRS.
El proyecto MARAGDA adopta esta aproximación multinivel, desarrollando nuevos principios y metodologías de diseño a través de sus diversas capas para conseguir circuitos analógicos, de señal mixta, RF (AMS/RF) y digitales de altas prestaciones y elevada robustez. En el proyecto se coordinan los conocimientos complementarios de los tres equipos solicitantes, todos ellos con demostrada experiencia en los campos de la variabilidad y fiabilidad en nanoelectrónica: la caracterización eléctrica y fiabilidad de dispositivos (UAB), las metodologías de síntesis de circuitos AMS/RF (IMSE-US), el diseño de circuitos AMS/RF (IMSE-US y UPC) y las metodologías de diseño de circuitos digitales adaptativos, reconfigurables y tolerantes a fallos (UPC).
Mediante este conocimiento conjunto y una metodología compartida entre los equipos, el proyecto ofrece un enfoque multicapa en el diseño de circuitos integrados. El proyecto analiza la variabilidad y degradación estadística usando técnicas de caracterización de alta resolución, con el objetivo de desarrollar los modelos adecuados, que combinados con una eficiente metodología de simulación de fiabilidad (desarrollada en el proyecto), permitirán a los diseñadores valorar el impacto de la variabilidad y degradación a nivel de dispositivo en las prestaciones, rendimiento y fiabilidad de los sistemas desarrollados.
Esta metodología permitirá a su vez la investigación de innovadoras metodologías de síntesis y diseño multicapa de circuitos AMS/RF y digital que incluyan técnicas de adaptación, reconfiguración y tolerancia a fallos en sistemas implementados con dispositivos de últimas generaciones. En MARAGDA se consideran también nuevos paradigmas que exploran las ventajas que pueden ofrecer nuevos dispositivos emergentes, lo que constituye también un objetivo fundamental del proyecto. El proyecto incluye una completa serie de experimentos que están destinados a verificar las técnicas de análisis y diseño así como la prueba de concepto en los diversos aspectos investigados.

NACLUDE
Nano-arquitecturas para computación lógica usando dispositivos emergentes
IP: María J. Avedillo de Juan
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Tipo: Proyecto de Investigación
Referencia: TEC2013-40670-P
Financia: Ministerio de Economía y Competitividad
Fecha de inicio: 01/01/2014
Fecha de fin: 31/12/2016
Total concedido: 88.935,00 €
Resumen: Actualmente se puede observar una creciente actividad investigadora en el desarrollo de tecnologías que incrementen la capacidad de procesado, más allá de lo que la tecnología CMOS puede proporcionar. Con este proyecto se pretende trabajar en esa dirección, contribuyendo al desarrollo de circuitos integrados que usan dispositivos considerados actualmente candidatos potenciales para complementar/reemplazar a la tecnología CMOS. Nuestro principal objetivo es ampliar nuestra experiencia en la realización de circuitos basados en arquitecturas y/o modelos lógicos no convencionales que estos dispositivos emergentes hacen posible. En concreto, el proyecto persigue continuar el desarrollo de nano-arquitecturas para computación lógica, objetivo de un proyecto activo del Plan Nacional en el que se utilizan diodos de efecto túnel resonante. Este nuevo Proyecto emplea transistores túnel y memristores (resistencias con memoria) para la implementación de estas nanoarquitecturas.
Las tecnologías híbridas CMOS/memristor presentan potencial para proporcionar diseños con una alta densidad de dispositivos por unidad de área y con compromisos retraso/consumo de energía muy competitivos y sus aplicaciones son muy amplias. En el campo de la computación lógica, los memristores posibilitan el empleo, de manera eficiente, de alternativas no booleanas para la realización de funciones lógicas. Nos proponemos emplear su resistencia continua para realizar lógica umbral, lo que permitirá incrementar la funcionalidad de las arquitecturas previamente propuestas que usan dos conjuntos de nanowires con memristores operando como conmutadores en las intersecciones.
Los transistores túnel son uno de los dispositivos de pendiente subumbral inversa (subthreshold slope, SS) más atractivos. Una SS reducida implica poder reducir la tensión umbral sin incrementar excesivamente la corriente de leakage, permitiendo tensiones de polarización extremadamente bajas y realizaciones de circuitos muy eficientes energéticamente. En este Proyecto exploramos su aplicación a la realización de nano-pipelines a nivel de puertas, inspiradas en las que hemos desarrollado con RTDs y cuya realización con transistores MOSFETs presentan limitaciones por consumo excesivo.
Los objetivos concretos del proyecto son: 1) Desarrollo de estructuras regulares eficientes para circuitos lógicos híbridos CMOS/memristor y 2) Desarrollo de nano-arquitecturas para computación lógica competitivas basadas en el uso de transistores túnel.

MIXCELL
Microsistemas integrados para experimentación con cultivos celulares
IP: Alberto Yúfera García
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Tipo: Proyecto de Investigación
Referencia: TEC2013-46242-C3-1-P
Financia: Ministerio de Economía y Competitividad
Fecha de inicio: 01/01/2014
Fecha de fin: 31/12/2017
Total concedido: 108.900,00 €
Resumen: MicroSistemas Integrados para Experimentación con Cultivos Celulares propone la obtención de un Laboratorio en un Chip (LoC), capaz de reproducir técnicas experimentales para monitorizar y caracterizar cultivos celulares en tiempo real mediante medidas de Bioimpedancia. Se propone fabricar sistemas CMOS integrados, aportando técnicas alternativas de medida, y diseñando circuitos integrados (Cis) de señal mixta con altas prestaciones, autónomos energéticamente e inalámbricos. Como objetivo final, se propone obtener un sistema capaz de realizar la caracterización de un cultivo celular y establecer un procedimiento de biometría celular. Los resultados serán validados con estándares de experimentación biomédicos, en diversas líneas celulares, células cancerígenas y células madre.

SMMEI
Microelectrónica de espacio para instrumentación ambiental en Marte
IP: Servando Espejo Meana
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Tipo: Proyecto de investigación
Referencia: ESP2014-54256-C
Financia: Ministerio de Economía y Competitividad
Fecha de inicio: 01/01/2015
Fecha de fin: 31/12/2016
Total concedido: 24.200,00 €
Resumen: El proyecto SMMEI es un subproyecto el proyecto coordinado M3EC. Los objetivos globales son el desarrollo de un conjunto de instrumentos para la medición de condiciones ambientales en la superficie de Marte. Estos instrumentos irán embarcados en las misiones Mars 2020 de NASA, y Exomars 2016 y 2018 de ESA. Los objetivos específicos del subproyecto SMMEI son el desarrollo y validación de un ASIC resistente a radiación y a bajas temperaturas para un sensor de irradiancia solar (SIS'18) para la misión Exomars 2018 y el asesoramiento y apoyo al desarrollo de la microelectrónica del sensor de viento del conjunto de instrumentos MEDA para la misión Mars 2020.

FLEXICS
Técnicas de diseño de circuitos y sistemas micro-nanoelectrónicos flexibles y reconfigurables de bajo consumo y bajo coste aplicados a comunicaciones inalámbricas
IP: Francisco V. Fernández Fernández
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Tipo: Proyecto de investigación
Referencia: P12-TIC-1481
Financia: Junta de Andalucía
Fecha de inicio: 30/01/2014
Fecha de fin: 16/02/2019
Total concedido: 181.492,50 €
Resumen: El vertiginoso desarrollo de los sistemas de comunicaciones ha sido posible gracias al incesante avance de los circuitos micro/nanoelectrónicos. Aunque el dominio de los circuitos digitales es abrumador, no es menos cierto que los circuitos analógicos, señal mixta y radiofrecuencia (AMS/RF) juegan un papel fundamental en la interfaz de los circuitos digitales con el mundo exterior, ya sea para sensar señales, actuar o transmitir señales en un canal de comunicación.
Entre otros factores, la evolución de las tecnologías electrónicas ha sido posible gracias al desarrollo de herramientas y técnicas de diseño AMS/RF, aunque bien es cierto que este desarrollo ha ido muy por detrás de sus homólogas digitales. Sin embargo, factores ligados al escalado tecnológico, las demandas de mayor flexibilidad y reconfigurabilidad, la mayor variabilidad de los procesos, la degradación de los dispositivos durante su operación, el incremento de complejidad, la demanda de mayores prestaciones y los nuevos desafíos de negocio están poniendo en fuertes aprietos los paradigmas existentes. De hecho la agenda de investigación estratégica de la European Technology Platform on Nanoelectronics establece que las Técnicas y Herramientas de Diseño, y dentro de ellas, aquellas dedicadas a circuitos AMS/RF, constituyen un dominio tecnológico a priorizar si se quieren conseguir los objetivos previstos en salud, transporte, seguridad, energía y comunicaciones en el horizonte del año 2020.
En este proyecto pretendemos abordar estos retos mediante el desarrollo de nuevas técnicas de diseño, introduciendo novedosas técnicas de modelado y síntesis de circuitos que nos permitan diseñar circuitos más allá del estado del arte actual, así como nuevas arquitecturas y topologías de circuitos que faciliten la incorporación de mayor flexibilidad y reconfigurabilidad, tomando como campo de aplicación y demostración las comunicaciones inalámbricas de nueva generación. Para ello, se profundizará en la generación y aplicación de los frentes de prestaciones (modelos que muestran los mejores compromisos entre prestaciones), definiendo un nuevo concepto, que denominamos meta-frente. Este nuevo concepto permitirá la incorporación de información crucial en el proceso de diseño, más allá de las prestaciones del circuito. Así, el meta-frente incluirá la variabilidad derivada de la tecnología de fabricación, la deriva paramétrica a lo largo del ciclo de vida de los circuitos y los parásitos asociados a la implementación física, añadiendo además la flexibilidad y reconfiguración necesaria para adaptarse a nuevas condiciones de operación. Además, abordaremos la exploración de arquitecturas/bloques de circuito flexibles y el desarrollo de nuevas estrategias de síntesis, que hagan uso de estas técnicas de modelado de prestaciones, y de la información que aportan, para conseguir el diseño balanceado en cuanto a consumo de energía y coste.
Como demostrador hardware del proyecto se diseñará y fabricará una cadena de recepción flexible, reconfigurable de forma continua en la banda de 800 MHz a 6 GHz, con anchos de banda desde 100KHz a 100MHz y rangos dinámicos de 50dB a 75dB, cubriendo así las especificaciones de todos los estándares de comunicación en dicha banda (GSM, UMTS, BT, GPS, DVB-H, WLAN, Wimax, LTE etc.), con mínimo consumo y mínimo coste, además de poder adaptarse a distintas condiciones de operación. Las ventajas de las nuevas técnicas se demostrarán además mediante su aplicación al diseño de un convertidor de datos multi-estándar, un amplificador de bajo ruido reconfigurable y un circuito en explotación comercial, diseñados con técnicas previamente existentes y cuyos datos de caracterización experimental están disponibles.

SMART CIS3D
Sensores de imagen CMOS inteligentes para la estimación del tiempo de vuelo y análisis de imágenes 3D embebido
IP: Ángel Rodríguez Vázquez
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Tipo: Proyecto de investigación
Referencia: P12-TIC-2338 MO
Financia: Junta de Andalucía
Fecha de inicio: 30/01/2014
Fecha de fin: 30/06/2019
Total concedido: 239.894,00 €
Resumen: El proyecto aborda el diseño de sensores capaces de simultanear la adquisición de imágenes 2D, mapas de intensidades, con imágenes 3D, profundidad de las imágenes. Aquí se consideran distintas aproximaciones que incluyen el estudio de dispositivos sensores tipo 'Single Photon Avalanche Diode' y se aborda de forma sistemática la incorporación de inteligencia en sensores de imagen 3D. Se trata de conseguir la adaptación de la respuesta a la imagen captada y el procesamiento y la extracción in-situ de la información contenida en las imágenes.
El Proyecto aborda todos los niveles del diseño de los sensores, desde los dispositivos de captación de luz hasta los chips demostradores, pasando por los circuitos de los pixeles, los de lectura y conversión y los que confieren inteligencia al sensor. Respecto a la inteligencia, exploraremos el uso de arquitecturas con píxeles multi-función y procesamiento distribuido tipo 'multi-core', en línea con la experiencia y trayectoria previa del equipo. Pondremos énfasis en el desarrollo de arquitecturas re-usables con procesadores topográficos distribuidos de forma heterogénea. En estas soluciones arquitecturales las estructuras de procesamiento se distribuyen por el sensor con una escala diferente a la de los píxeles de sensado propiamente dichos, y se asignan dinámicamente en base a la identificación de puntos salientes y características principales de las imágenes que son evaluadas 'on-line' por el propio sensor.

NANONEURO
Diseño de arquitecturas neurocorticales para aplicaciones de visión
IP: Teresa Serrano Gotarredona
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Tipo: Proyecto de investigación
Referencia: TIC-6091
Financia: Junta de Andalucía
Fecha de inicio: 13/04/2013
Fecha de fin: 12/04/2017
Total concedido: 102.890 €
Resumen: El objetivo principal del proyecto NANONEURO es el desarrollo de una capa neuronal completa formando un módulo convolucionador híbrido nano/CMOS con aprendizaje en modo de pulso. Para ello se valorará la aplicabilidad de distintos nanodispositivos propuestos en la literatura para la construcción de sistemas corticales.

 
ACHIEVE
Advanced Hardware/Software Components for Integrated/Embedded Vision Systems
IP: Ricardo Carmona Galán web
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Tipo: Proyecto de investigación
Referencia: 765866
Financia: Unión Europea
Fecha de inicio: 01/10/2017
Fecha de fin: 30/09/2021
Total concedido: 2.230.856,64 €
Resumen: ACHIEVE-ETN aims at training a new generation of scientists through a research programme on highly integrated hardware-software components for the implementation of ultra-efficient embedded vision systems as the basis for innovative distributed vision applications. They will develop core skills in multiple disciplines, from image sensor design to distributed vision algorithms, and at the same time they will share the multidisciplinary background that is necessary to understand complex problems in information-intensive vision-enabled aplliccations. Concurrently, they will develop a set of transferable skills to promote their ability to cast their research results into new products and services, as well as to boost their career solutions for emerging technology markets in Europe and worldwide but also to drive new businesses through engaging in related entrepreneurial activities. The consortium is composed of 6 academic and 1 insdustrial beneficiaries and 4 industrial partners. The training of the 9 ESRs will be achieved by the proper combination of excellent research, secondments with industry, specific courses on core and transferable skills, and academic-industrial workshops and networking events, all in compliance with the call´s objectives of international, intersectoral and interdisciplinary mobility.

ECOMODE
Event-driven compressive vision for multimodal interaction with mobile devices
IP: Bernabé Linares Barranco web
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Tipo: Proyecto de investigación
Referencia: 644096
Financia: Unión Europea
Fecha de inicio: 01/01/2015
Fecha de fin: 31/12/2018
Total concedido: 556.278,75 €
Resumen: The visually impaired and the elderly, often suffering from mild speech and/or motor disabilities, are experiencing a significant and increasing barrier in accessing ICT technology and services. Yet, in order to be able to participate in a modern, interconnected society that relies on ICT technologies for handling everyday issues, there is clear need also for these user groups to have access to ICT, in particular to mobile platforms such as tablet computers or smart-phones. The proposed project aims at developing and exploiting the recently matured and quickly advancing biologically-inspired technology of event-driven, compressive sensing (EDC) of audio-visual information, to realize a new generation of low-power multi-modal human-computer interface for mobile devices.
The project is based on two main technology pillars: (A) an air gesture control set, and (B) a vision-assisted speech recognition set. (A) exploits EDC vision for low and high level hand and finger gesture recognition and subsequent command execution; (B) combines temporal dynamics from lip and chin motion acquired using EDC vision sensors with the auditory sensor input to gain robustness and background noise immunity of spoken command recognition and speech-to-text input. In contrast to state-of-the-art technologies, both proposed human-computer communication channels will be designed to work reliably under uncontrolled conditions. Particularly, mobile devices equipped with the proposed interface technology will facilitate unrestricted outdoor use under uncontrolled lighting and background noise conditions. Furthermore, due to the sparse nature of information encoding, EDC excels conventional approaches in energy efficiency, yielding an ideal solution for mobile, battery-powered devices.
ECOMODE is committed to pave the way for industrialization of commercial products by demonstrating the availability of the required hardware and software components and their integrability into a mobile platform.

NEURAM3
NEUral computing aRchitectures in Advanced Monolithic 3D-VLSI nano-technologies
IP: Teresa Serrano Gotarredona web
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Tipo: Proyecto de investigación
Referencia: 687299
Financia: Unión Europea
Fecha de inicio: 01/01/2016
Fecha de fin: 31/12/2018
Total concedido: 483.220,00 €
Resumen: We propose to fabricate a chip implementing a neuromorphic architecture that supports state-of-the-art machine learning algorithms and spike-based learning mechanisms. With respect to its physical architecture this chip will feature an ultra low power, scalable and highly configurable neural architecture that will deliver a gain of a factor 50x in power consumption on selected applications compared to conventional digital solutions; and a monolithically integrated 3D technology in Fully-Depleted Silicon on Insulator (FDSOI) at 28nm design rules with integrated Resistive Random Access Memory (RRAM) synaptic elements;
We will complete this vision and develop complementary technologies that will allow to address the full spectrum of applications from mobile/autonomous objects to high performance computing coprocessing, by realising (1) a technology to implement on-chip learning, using native adaptive characteristics of electronic synaptic elements; and (2) a scalable platform to interconnect multiple neuromorphic processor chips to build large neural processing systems. The neuromorphic computing system will be developed jointly with advanced neural algorithms and computational architectures for online adaptation, learning, and high throughput on-line signal processing, delivering:
1. An ultra-low power massively parallel non von Neumann computing platform with non-volatile nano-scale devices that support on-line learning mechanisms.
2. A programming toolbox of algorithms and data structures tailored to the specific constraints and opportunities of the physical architecture.
3. An array of fundamental application demonstrations instantiating the basic classes of signal processing tasks.
The neural chip will validate the concept and be a first step to develop a European technology platform addressing from ultra-low power data processing in autonomous systems (Internet of Things) to energy efficient large data processing in servers and networks.

HBP
Proyecto cerebro humano
IP: Bernabé Linares Barranco web
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Tipo: Proyecto de investigación
Referencia: 604102
Financia: Unión Europea
Fecha de inicio: 01/10/2013
Fecha de fin: 31/03/2016
Total concedido: 116.250,00 €
Resumen: Esta propuesta se refiere a la utilización de las plataformas de hardware pulsante HBP para explorar y explotar arquitecturas computacionales neuromórficas pulsantes con retroalimentación para visión de alta velocidad. Vamos a combinar nuevos sensores dinámicos de visión (DVS) con nuevos paradigmas de computación basados en eventos. El objetivo es utilizar un par de sensores DVS para estéreo con reconocimiento de objetos, con retroalimentación de atención para el reconocimiento y seguimiento de objetos a velocidades muy altas. El sensado y procesado basado en impulsos (también llamado 'eventos') permite realizar el procesamiento de señales multi-capa (con realimentación), mientras que el sensor está observando la realidad. Esto contrasta con la visión por ordenador convencional, donde un sensor adquiere por primera vez los fotogramas y después un sistema computacional procesa estos fotogramas uno tras otro.

 
IndieTEST
Indirect test solutions for analog, mixed-signal, and RF integrated systems
IP: Gildas Léger
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Tipo: Proyectos bilaterales
Referencia: PIC2016FR5
Financia: CSIC
Fecha de inicio: 01/01/2017
Fecha de fin: 31/12/2019
Total concedido: 10.000,00 €
Resumen: The combination of indirect test and built-In Self-Test (BIST) is a promising solution to mitigate the increasing cost of testing complex mixed-signal integrated systems. Indirect test replaces complex specification measurements by simpler signatures, and then uses moden data analysis algorithms to map these signatures onto the specification space. Signatures can be efficiently monitored by simple on-chip test instruments that can be integrated together with the system under test. Indirect test is then an interesting path to enable cost-effective BIST for mixed-signal systems. This PICS project has the goal of developing reliable and accurate built-in indirect test methods for complex mixed-signal systems. The project is structured into two interconnected research lines: a) Combining causal inference techniques with feature selection anda feature extraction algotirhms for indirect test, and b) Developing a feature-driven strategy for the definition of on-chip test instruments.

I-COOP+ 2016
Implementación hardware de protocolos criptográficos basados en curvas elípticas para protección de sistemas de intercambio de información
IP: Santiago Sánchez Solano
[+]
Tipo: Proyecto de investigación
Referencia: COOPA20141
Financia: CSIC
Fecha de inicio: 01/01/2017
Fecha de fin: 31/12/2018
Total concedido: 19.000,00 €
Resumen: El proyecto propuesto aborda el desarrollo e implementación de módulos hardware para acelerar el cálculo de emparejamientos bilineales sobre curvas elípticas ordinarias en el contexto de los protocolos criptográficos presentes en los sistemas de intercambio de información de efectivo electrónico.
Los elementos que inciden en el costo computacional del cálculo de emparejamientos bilineales sobre curvas elípticas pueden dividirse en cuatro niveles: la aritmética de los campos finitos; la aritmética de puntos de curva; los tipos de emparejamientos; y la integración de los emparejamientos en el contexto de un protocolo criptográfico específico. A partir de estos aspectos se identifican métodos adecuados a aplicar en el diseño de arquitecturas hardware para las operaciones involucradas en cada nivel que conduzcan a una implementación eficiente en cuanto a velocidad de respuesta, consumo de recursos y eficacia, del cálculo de los emparejamientos.
Los resultados del trabajo tendrán aplicabilidad directa en el proyecto "Mecanismos de protección en sistemas de intercambio de Información" que se desarrolla en la CUJAE y pueden resultar de gran impacto socioeconómico en Cuba.
La estrecha colaboración existente desde hace más de 15 años con el Grupo de investigación de Sistemas Digitales Empotrados de la CUJAE favorece la realización del presente proyecto.