Proyectos. PULPOSS

Circuitos y arquitecturas con dispositivos steep slope para aplicaciones de muy bajo consumo de potencia

Distintas aplicaciones con un gran impacto social y económico (loT, wearables, dispositivos implantables, WSNs ... ) demandan circuitos con un muy bajo consumo de potencia y eficientes en términos de energía. En este contexto, el transistor de efecto campo presenta limitaciones severas asociadas a que su SS no se puede reducir por debajo de los 60mV/dec, lo que impide reducir su tensión de polarización sin degradar significativamente sus prestaciones en términos de velocidad, o incrementar excesivamente las corrientes de fuga. Actualmente se trabaja intensamente en el desarrollo de los dispositivos steep slope que no exhiben esta limitación. Este proyecto aborda el diseño de circuitos y arquitecturas implementados con estos transistores con la finalidad de contribuir al desarrollo de dichas aplicaciones. El trabajo realizado en NACLUDE (TEC2013-40670-P) con transistores de efecto túnel (TFETs), se amplía a otros dispositivos steep slope, incluyendo transistores de capacidad negativa (NCFET, FeFET), transistores que incorporan materiales que presentan transiciones de fase (HyperFET, PC-FET) o dispositivos super steep slope que combinan estos fenómenos fisicos con los TFETs (PC-TFET, NC-TFET) para mejorar sus prestaciones. Aunque hay consenso en la comunidad cientifica sobre la potencialidad de estos dispositivos para realizar circuitos más eficientes en términos de consumo de potencia y de energia que los transistores MOS y FinFETs, la simple sustitución de transistores convencionales por los steep slope no permite obtener el máximo beneficio de su utilización. Es necesario adecuar las topologias y/o las arquitecturas a las caracterlsticas distintivas de cada dispositivo. El objetivo general de este proyecto es el desarrollo de arquitecturas lógicas y circuitos con dispositivos steep slope para optimizar sus prestaciones en términos de potencia, energia o de compromisos potencia-velocidad en distintos escenarios de aplicación. Los objetivos especificas que formulamos son: 1) Desarrollar, analizar, validar y evaluar topologias de bloques lógicos básicos adecuadas; 2) Desarrollar, analizar, validar y evaluar arquitecturas lógicas adecuadas; 3) Aplicar técnicas de diseño para baja potencia; 4) Explorar paradigmas de conmutación alternativos a la lógica CMOS; 5) Mantener una libreria de modelos de dispositivos steep-slope actualizada con los avances y propuestas que se vayan produciendo.

Investigador/a Principal


María J. Avedillo de Juan  >

José M. Quintana Toledo  >

Detalles del proyecto


  • Tipo: Proyecto de investigación
  • Organismo financiador: Ministerio de Ciencia e Innovación
  • Referencia: TEC2017-87052-P
  • Fecha de inicio: 2018
  • Fecha de fin: 30/06/2021
  • Total concedido: 85.910,00 €

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