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Unidades de investigación » Diseño de circuitos integrados digitales y mixtos » Circuitos integrados digitales CMOS

Circuitos integrados digitales CMOS

Contacto:

Antonio J. Acosta Jiménez

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Palabras clave: diseño digital de altas prestaciones, ASICs, problemas de temporización, técnicas de bajo consumo y bajo ruido, diseño de celdas digitales

Descripción
Esta línea tiene como objetivo la implementación eficiente de circuitos integrados digitales sobre ASICs, en varios niveles de abstracción: a nivel de transistor, mediante el diseño de celdas básicas digitales siguiendo técnicas full-custom; a nivel de puerta, mediante el desarrollo de soluciones óptimas de circuitos combinacionales y secuenciales; a nivel de circuito, mediante el desarrollo de arquitecturas y estrategias de temporización. En todos ellos, se establecen mecanismos de optimización transversales, tales como el análisis de la actividad de conmutación, la reducción del consumo de potencia, la baja generación de ruido de conmutación, el diseño de celdas con consumo independiente del dato, el diseño para alta velocidad, etc.
Los trabajos de esta línea de investigación abordan:
  • El diseño de ASICs digitales en tecnologías nanométricas.
  • El diseño de celdas digitales optimizadas para distintos parámetros (consumo de potencia dinámica, leakage, velocidad, área, ruido, ...).
  • Los problemas de temporización en circuitos digitales: metaestabilidad, diseño de arbitradores y sincronizadores, generación y distribución del reloj en circuitos síncronos, diseño de circuitos asíncronos, etc.
  • Técnicas combinadas de reducción de potencia y ruido en circuitos digitales.
Los resultados obtenidos hasta la fecha incluyen:
  • Diseño de ASICs digitales siguiendo técnicas full-custom y semi-custom, en diversas tecnologías, incluyendo nanométricas.
  • Desarrollo de una metodología de test automático y sistemático de ASICs en el laboratorio.
  • Diseño de celdas y circuitos robustos frente a fallos de temporización.
  • Diseño de circuitos diferenciales con consumo independiente del dato, con aplicación en circuitos criptográficos seguros frente a ataques DPA.
  • Establecimiento de varias técnicas combinadas de estimación y reducción de ruido y potencia (dinámica y leakage).
Placa de test y ASIC que incorpora un controlador PWAG programable y configurable basado en una arquitectura de doble memoria
Layout de un controlador PWA de cuatro entradas y dos salidas realizado en una tecnología de 90nm
Resultados destacados
A.J. Acosta, I. Baturone, J. Castro-Ramírez, C.J. Jiménez, P. Brox and M.C. Martínez-Rodríguez, "Método para generar funciones multivariables afines a tramos con computación on-line del árbol de búsqueda y dispositivo para implementación del método", Patente con solicitud P201200608, 2012
P. Brox, J. Castro-Ramírez, M.C. Martínez-Rodríguez, E. Tena, C.J. Jiménez, I. Baturone and A.J. Acosta, "A Programmable and Configurable ASIC to Generate Piece-wise-Affine Functions Defined Over General Partitions", IEEE Trans. on Circuits and Systems I: Regular Papers, vol. 60, no. 12, pp. 3182-3194 , Dec 2013  » doi
M. Valencia, M.J. Bellido, J.L. Huertas, A.J. Acosta and S. Sánchez-Solano, "Modular Asynchronous Arbiter Insensitive to Metastability", IEEE Transactions on Computers, vol. 44, no. 12, pp. 1456-1461, Dec 1995  » doi
A.J. Acosta, M. Valencia, A. Barriga, M.J. Bellido and J.L. Huertas, "SODS: A New CMOS Differential-type Structure", IEEE Journal of Solid-State Circuits, vol. 30, no. 7, pp. 835-838, Jul 1995  » doi
P. Parra, A.J. Acosta and M. Valencia, "Selective Clock-Gating for Low-Power Synchronous Counters", Journal of Low Power Electronics, vol. 1, no. 1, pp. 11-19, Apr 2005  » doi
Proyectos y contratos de investigación relacionados con la línea
MOBY-DIC: Model-Based Synthesis of Digital Electronic Circuits for Embedded Control (EC-IST-VIIPM no.-248858); IP: Antonio J. Acosta Jiménez; Financia: Séptimo Programa Marco (7PM), Comisión Europea; 01/12/2009 - 30/11/2012  » web
TICOCO: Técnicas integrales de control de corriente de polarización en circuitos integrados nanométricos digitales y de señal mixta (TEC2007-65105/MIC); IP: Antonio J. Acosta Jiménez; Financia: Ministerio de Ciencia e Innovación; 01/10/2007 - 31/12/2010
Diseño de sistemas digitales micro-nanoelectrónicos de altas prestaciones (TIC2006-635); IP: Ángel Barriga Barros; Financia: Junta de Andalucía; 01/04/2006 - 31/03/2009