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Unidades de investigación » Diseño y test de circuitos integrados de señal mixta » Diseño de circuitos usando dispositivos emergentes y conceptos de lógica no convencionales

Diseño de circuitos usando dispositivos emergentes y conceptos de lógica no convencionales

Contacto:

José M. Quintana Toledo

josemimse-cnmcsices

María J. Avedillo de Juan

avedilloimse-cnmcsices

Palabras clave: Dispositivos emergentes; lógica no convencional; eficiencia energética; electrónica para muy bajo consumo; diodo túnel resonantes (RTD); resistencia diferencial negativa (NDR); transistor de efecto túnel (TFET); dispositivos co pendiente inversa subumbral abrupta; memristor; operación lógica mono-estable y bi-estable (MOBILE); nanopipelining; lógica umbral

Descripción
a) MOS-NDR programable con resistencia diferencial negativa; b) Resultados experimentales de una red con pipeline a nivel de puerta basado en el principio MOBILE de dos fases
El principal objetivo de investigación es el desarrollo, el análisis y el diseño de circuitos usando dispositivos emergentes y modelos de lógica no-convencional, con especial énfasis en aplicaciones con restricciones severas sobre la densidad de potencia y la eficiencia energética como puede ser IoT. En particular, exploramos el diseño de circuitos basados en diodos túnel resonantes (RTDs), en transistores túnel (TFETs y SymFETs), en transistores que incorporan dispositivos que exhiben transiciones de fase (Hyper-FETs) y en memristores, explotándose sus características para obtener realizaciones más compactas o con mejores prestaciones de velocidad, consumo o eficiencia energética que en tecnologías CMOS convencionales. Desde el punto de vista lógico, estudiamos lógicas umbrales frente a la lógica booleana convencional y a nivel de arquitecturas nos centramos en el desarrollo de arquitecturas nanopipeline, sin elementos de memoria, adecuadas para aplicaciones de altas prestaciones.
Las actividades más recientes en esta línea incluyen:
  • Diseño y evaluación de circuitos lógicos usando TFETs e Hyper-FETs para aplicaciones de bajo consumo o alta eficiencia energética: comparación de tecnologías e identificación de áreas de aplicación, desarrollo de topologías de puertas y arquitecturas lógicas adecuadas a las características propias de estos transistores.
  • Diseño y evaluación de circuitos lógicos usando memristores.
  • Desarrollo de arquitecturas nanopipeline basadas en puertas MOBILE implementadas con RTDs y también en tecnologías CMOS comerciales para aplicaciones de altas prestaciones.
  • Explotación de la característica diferencial negativa de los RTDs y SymFETs: desarrollo de puertas lógicas que funcionan de acuerdo con el principio de operación Mono-estable a Bi-estable (MOBILE), implementación de puertas umbral, multiumbral y umbral generalizadas basadas en MOBILE.
Evaluación en términos de energía y velocidad de transistores CMOS (MOSFETs y FinFETs) y transistores túnel (PSUHETE y NDHETE1). PSUHETE es competitivo en términos de energía para aplicaciones de altas prestaciones. NDHETE1 lo es para aplicaciones con frecuencias más moderadas. Se exploran distintas profundidades lógicas y actividades de conmutación
Resultados destacados
J. Nuñez and M.J. Avedillo, "Reducing the Impact of Reverse Currents in Tunnel FET Rectifiers for Energy Harvesting Applications", IEEE Journal of the Electron Devices Society, vol. 5, no. 6, pp. 530-534, 2017 » doi
M.J. Avedillo and J. Nuñez, "Insights into the Operation of Hyper-FET-Based Circuits", IEEE Transactions on Electron Devices, vol. 64, no. 9, pp 3912-3918, 2017 » doi
J. Núñez and M.J. Avedillo, "Comparison of TFETs and CMOS Using Optimal Design Points for Power–Speed Tradeoffs", IEEE Transactions on Nanotechnology, vol. 16, no. 1, pp. 83-89, Jan 2017 » doi
J. Núñez and M.J. Avedillo, "Comparative Analysis of Projected Tunnel and CMOS Transistors for Different Logic Applications Areas", IEEE Transactions on Electron Devices, vol. 63, no. 12, pp. 5012-5020, 2016 » doi
M.J. Avedillo and J. Nuñez, "Improving speed of tunnel FETs logic circuits," IET Electronics Letters, vol. 51, no. 21, pp. 1702-1704, Oct 2015 » doi
Proyectos y contratos de investigación relacionados con la línea
PULPOSS: Circuitos y arquitecturas con dispositivos Steep Slope para aplicaciones de muy bajo consumo de potencia (TEC2017-)
IP: María José Avedillo de Juan / José María Quintana Toledo
Financia: Min. de Economía y Competitividad
Ene 2018 - Dic 2020
NACLUDE: Nano-arquitecturas para computación lógica usando dispositivos emergentes (TEC2013-40670-P)
IP: Jose María Quintana Toledo / María J. Avedillo de Juan
Financia: Min. de Economía y Competitividad
Ene 2014 - Dic 2017
RTDs: Arquitecturas y circuitos con RTDs para aplicaciones lógicas y no lineales (TEC2010-18937)
IP: María J. Avedillo de Juan
Financia: Min. de Ciencia e Innovación
Ene 2011 - Dic 2014
QUDOS: Quantum Tunneling Device Technology on Silicon (IST-2001-32358)
IP: Werner Prost / WP Coordinator: José M. Quintana Toledo
Financia: Comisión Europea
Ene 2002 - Dic 2004
NDR: Diseño e implementación de circuitos nano-microelectrónicos usando dispositivos con característica NDR (TEC2007-67245/MIC)
IP: María J. Avedillo de Juan
Financia:Min. de Educación y Ciencia
Oct 2007 - Dic 2010